Echipamente Periferice «периферийные устройства»

Echipamente Periferice «ПЕРИФЕРИЙНЫЕ УСТРОЙСТВА» Архитектура системной платы (mainboard) По мере развития компьютеров постоянно расширяются функции чипсета системной платы и изменяются подходы к его построению. В задачу чипсетов для 80286/386 входили увязка шины процессора с относительно несложным контроллером памяти и подключение к этой связке шины (E)ISA, на которой располагались все устройства. Постепенно стала усложняться подсистема па­мяти — появился кэш на системной плате, а потом к нему добавился встроен­ный кэш процессора. Но появилась шина PCI, для которой пришлось строить мост от системной шины. Поначалу ее называли «пристроечной» (mezzanine bus), но вскоре она надолго стала центральной ши­ной, вокруг которой компоновались все остальные элементы, поскольку шина PCI имела высокую производитель­ность — 132 Мбайт/с. Традиционно на схемах шину PCI изображают посередине, как экватор. Процессор и память (вместе с кэш-памятью) изображают выше — «севернее», а шину ISA и все устройства, подключаемые к PCI и ISA, изображают ниже — «южнее экватора». Соответствующие части чипсета получили укоре­нившиеся названия северных (north) и южных (south). Архитектура системной платы прошла путь от шинно-мостовой к хабовой, особняком держится архитектура HyperTransport.^ Шинно-мостовая архитектура В шинно-мостовой архитектуре имеется центральная магистральная шина, к которой остальные компоненты подключаются через мосты. В роли централь­ной магистрали сначала выступала шина (E)ISA, затем ее сменила шина PCI. Шинно-мостовая архитектура чипсетов просуществовала долгое время и пере­жила много поколений процессоров (от 2-го до 7-го). Перемещение вторичного кэша с системной платы на процессор (Р6 и Pentium 4 у Intel и К7 у AMD) не­сколько упростило северную часть чипсета — в ней не надо управлять статиче­ской кэш-памятью, а остается лишь обеспечивать когерентность процессорного кэша с основной памятью, доступ к которой возможен и со стороны шины PCI.Шина PCI в роли главной магистрали удержалась недолго: видеокартам с 3D-акселератором ее пропускной способности, разделяемой между всеми уст­ройствами, оказалось недостаточно. Рис.1.1 Шинно-мостовая архитектура на примере AMD-760Тогда и появился порт AGP как выделен­ный мощный интерфейс между графическим акселератором и памятью (а так­же процессором). При этом задачи северного моста усложнились: контроллеру памяти приходится работать уже на три фронта — ему посылают запросы про­цессор (ы), мастера шины PCI (и ISA, но тоже через PCI) и порт AGP. Пропуск­ная способность AGP в режиме 2х/4х/8х составляет 533/1066/2133 Мбайт/с, так что шина PCI по производительности стала уже второстепенной. Однако в шинно-мостовой архитектуре она сохраняет свою роль магистрали подключе­ния всех периферийных устройств (кроме графических). В качестве мощного представителя шинно-мостовой архитектуры можно рассматривать чипсет AMD-760 (рис. 1). Здесь имеются первичная шина PCI на 64 бит и 66 МГц, являю­щаяся «экватором», и вторичная шина для подключения рядовой периферии. Шина, к которой подключается множество устройств, является узким местом по ряду причин. Во-первых, из-за большого числа устройств, подключенных (электрически) к шине, не удается поднять тактовую частоту до уровня, дости­жимого в двухточечных соединениях. Во-вторых, шина, к которой подключа­ется множество разнотипных устройств (особенно расположенных на картах расширения), обременена грузом обратной совместимости со старыми перифе­рийными устройствами. Например, предусмотренные возможности повышения производительности PCI используются не всегда: расширение разрядности до 64 бит обходится слишком дорого (большое число проводников порождает свои проблемы), а повышение частоты до 66 МГц для шины возможно лишь, если все ее абоненты поддерживают эту частоту. Достаточно установить одну «простую» карту PCI, и производительность центральной шины падает до на­чальных 133 Мбайт/с. ^ Хабовая архитектура С введением высокоскоростных режимов UltraDMA (ATA/66, ATA/100 и ATА/133) связь двухканального контроллера IDE с памятью через шину PCI стала сильно нагружать эту шину. Кроме того, появились высокоскоростные интерфейсы Gigabit Ethernet, FireWire (100/200/400/800 Мбит/с) и USB 2.0 (480 Мбит/с). Ответом стал пе­реход на хабовую архитектуру чипсета. В данном контексте хабы — это спе­циализированные микросхемы, обеспечивающие передачу данных между свои­ми внешними интерфейсами. Этими Рис. 1.2 Хабовая архитектура на примере чипсета Intel с ICH-6интерфейсами являются «прикладные» интерфейсы подключения процессоров, модулей памяти, шин расширения и периферийные интерфейсы (ATA, SATA, USB, FireWire, Ethernet). Поскольку к одной микросхеме все эти интерфейсы не подключить (слишком сложна структура и много требуется выводов), чипсет строится, как правило, из пары основных хабов (северного и южного), связанных между собой высокопроизво­дительным каналом. Северный хаб чипсета выполняет те же функции, что и северный мост шинно-мостовой архитектуры: он связывает шины процессора, памяти и порта AGP. Однако на южной стороне этого хаба находится уже не шина PCI, а высо­копроизводительный интерфейс связи с южным хабом (рис. 6.2). Пропускная способность этого интерфейса составляет 266 Мбайт/с и выше, в зависимости от чипсета. Если чипсет имеет интегрированную графику, то в северный хаб входит и графический контроллер со всеми своими интерфейсами (аналоговы­ми и цифровыми интерфейсами дисплея, шиной локальной памяти). Чипсеты с интегрированным графическим контроллером могут иметь внешний порт AGP, который становится доступным при отключении встроенного графиче­ского контроллера. Есть чипсеты, у которых порт AGP является чисто внутренним средством соединения встроенного контроллера, и внешний графический контроллер к ним может подключаться только по шине PCI. С появлением PCI-E архитектура не слишком изменилась: северный хаб (мост) вместо порта AGP теперь предлагает высокопроизводительный (8х или 16х) порт, а то и пару портов PCI-E для подключения графического адаптера. Мало­мощные (1х) порты PCI-E могут предоставляться как северным, так и южным хабами (это решает разработчик чипсета). Использования PCI-E как еди­ной коммуникационной базы внутри чипсета пока не наблюдается.^ Северные мосты и хабы Северный хаб (как и мост) определяет основные возможности системной платы: – Поддерживаемые процессоры — типы, частоты системной шины, возможно­сти мультипроцессорных или избыточных конфигураций. Типы процессоров определяются протоколами системной шины. – Типы памяти и частота работы шины памяти (На системных платах для процессоров со встроенным контроллером памяти характеристики памя­ти (тип, число каналов, частоту) задает процессор). – Максимальный объем памяти. – Число каналов памяти — один, два канала. – Возможность и эффективность применения разнородной памяти. – Поддержка контроля достоверности памяти и исправления ошибок (ЕСС).- Возможности системы управления энергопотреблением (ACPI или АРМ) — реализуемые энергосберегающие режимы процессора и памяти, управление производительностью, SMM.^ Южные мосты и хабы Южный хаб чипсета обеспечивает подключение шин PCI, PCI-X и «маломощ­ных» портов PCI-E, АТА (2 канала), SATA, USB, FireWire, а также контроллеров ввода-вывода, памяти CMOS и флэш-памяти с системным модулем BIOS. В южной части располагаются таймер (8254), контроллер прерываний (APIC), кон­троллер DMA. Если в чипсет интегрирован звук, то южный хаб (мост) имеет контроллер интерфейса AC-Link или HDA Link для подключения аудиокодека, а то и сам аудиокодек. Для контроллеров ввода-вывода, ввели новый ин­терфейс LPC (Low Pin Count). Флэш-память для хранения системной памяти BIOS стали помещать в специальный хаб (firmware hub), соединяемый с южным хабом отдельной ши­ной (аналогичной LPC). Флэш-память может подключаться и прямо к шине LPC. Для обслуживания про­цессоров, имеющих дополнительную сервисную шину SMBus, хаб может иметь последовательный интерфейс I2C для чтения идентификаторов модулей памяти. В южный хаб интегри­рованных чипсетов вводят и контроллер локальной сети (как правило, Ether­net).^ Архитектура HyperTransport Технология (архитектура) HyperTransport (HT) задумывалась как альтернати­ва шинно-мостовой архитектуре системных плат. Технология разработана ком­паниями AMD, Apple Computers, Broadcom, Cisco Systems, NVIDIA, PMC-Sierra, SGI, SiPackets, Sun Microsystems, Transmeta. Первый релиз вышел в 2001 году, в 2003-м — версия 1.10. Прежнее кодовое название — LDT (Lighting Data Transport). Основная идея НТ — замена шинного соединения компонентов (периферий­ных устройств) системой двухточечных встречно направленных соединений. При этом достижима более высокая тактовая частота интерфейсов, что обеспе­чивает их более высокую (по сравнению с шиной) пропускную способность. Структурная схема компьютера архитектуры НТ приведена на рис. 6.3. Глав­ный мост (host bridge) обеспечивает связь НТ с ядром — процессором и памя­тью. Периферийные контроллеры, требующие высокой пропускной способно­сти, реализуются в виде НТ-туннелей. В архитектуре предусматривается и мостовая связь с шиной PCI. Архитектура НТ обеспечивает все типы транзакций процессоров и устройств PCI, PCI-X и AGP, используемые в PC. Транзакции выполняются в виде серий передач пакетов различных типов. Транзакции выполняются расщепленным способом: инициатор посылает па­кет-запрос и данные для транзакции записи, целевое устройство посылает пакет-ответ и данные для транзакций чтения. Рис. 1.3 Архитектура HyperTransportСигнализация прерываний в НТ реализуется тоже пакетами: устройство посы­лает сообщение — выполняет транзакцию записи по адресу, указанному ему при конфигурировании. Обработчик прерывания посылает сообщение о завершении обработки прерывания (End Of Interrupt, EOI), делая запись по другому адресу, связанному с данным устройством. Та­кой механизм сигнализации запросов и подтверждений позволяет преодолеть неэффективность традиционного для PC механизма прерываний с помощью спе­циальных линий IRQ. Архитектура НТ основана на двусторонней пакетной передаче данных между парой устройств. Устройство НТ может выступать в роли инициатора или/и целевого устройства транзакций. По топологическим свойствам различают не­сколько типов устройств НТ:- Туннель (tunnel) — устройство с двумя интерфейсами НТ; такие устройства могут собираться в цепочку (daisy chain), образующую логическую шину. Цепочка подключается к хосту (процессору с главным мостом), отвечающе­му за конфигурирование всех устройств и управляющему работой НТ.- Мост (bridge) — устройство, соединяющее одну логически первичную шину (подключенную к хосту) с одной или несколькими логически вторичными шинами (цепочками). Мост имеет набор регистров, информация которых по­зволяет управлять распространением транзакций между этими шинами (ана­логично мосту PCI).- Коммутатор (switch) — устройство с несколькими интерефейсами НТ, по структуре аналогичное нескольким мостам PCI, подключенным к одной (внут­ренней) шине.- Тупик, или пещера (cave) — устройство с одним интерфейсом НТ.Хост (host) — это «хозяин шины», подключающийся к ней через главный мост и выполняющий функции конфигурирования (аналогично и совместимо с PCI). Основной вариант топологии — цепочка устройств-туннелей, подключенная к хосту. Каждый интерфейс НТ состоит из двух независимых частей: передатчика и приемника. Каждому устройству при конфигурировании выделяются свои области в адресном пространстве. В цепочке устройства-тун­нели транслируют пакеты сверху вниз (нисходящий трафик) и снизу вверх (восходящий). Если в нисходящем управляющем пакете устройство обнаружи­вает свой адрес, оно «понимает», что обращаются к нему, и принимает соответ­ствующую информацию (управляющие пакеты и данные). Восходящий трафик туннель транслирует «вслепую». На полученные запросы устройство отвечает посылкой пакетов вверх, включая их в транслируемый восходящий трафик. Та­ким образом, обеспечивается программное взаимодействие процессора с уст­ройствами. Собственные запросы на доступ к памяти устройство посылает тоже вверх, как и запросы (обращения) к другим устройствам (независимо от положения целевого устройства — выше или ниже в цепочке). Доставку пакета адресату обеспечивает главный мост: он разворачивает пакет, принятый из цепочки (адресованный не к ОЗУ), и посылает его вниз — так организуется одно­ранговое взаимодействие. На пакет, адресованный к ОЗУ, главный мост организу­ет ответ от контроллера памяти, реализуя, таким образом, прямой доступ к памяти. Возможны и более сложные топологии, например дерево (с мостами), позво­ляющее подключать больше тупиковых устройств. Технология HyperTransport предназначена для соединения компонентов ком­пьютеров и коммуникационной аппаратуры, но только в пределах платы — слоты и карты расширения технологией НТ не рассматриваются. Для передачи ин­формации используются два встречных однонаправленных набора высокоскоро­стных сигналов.Сигналы передаются по дифференциальным парам проводов с импедансом 100 Ом, сигналы — LVDS (низковольтные дифференциальные, уровень 1,2 В). Частота синхронизации 200, 300, 400, 500, 600, 800 и даже 1000 МГц обеспечи­вает физическую скорость передачи 400, 600, 800, 1000, 1200, 1600 и 2000 МТ/с (миллионов передач в секунду), что при самых больших разрядности (32 бит) и частоте обеспечивает пиковую скорость передачи данных до 8 Гбайт/с. В пер­вой версии предельная частота была 800 МГц, что давало скорость 6,4 Гбайт/с. Поскольку пакеты могут передаваться одновременно в обоих направлениях, можно говорить о суммарной пропускной способности 12,8 или 16 Гбайт/с.По замыслу разработчиков, НТ должна стать архитектурой построения PC, од­нако пока что используется лишь технология НТ. В вышеприведенном примере главный мост реализует интерфейс AGP. В 64-битных процессорах AMD, в ко­торых применяется НТ, главный мост размещается в самом процессоре. При этом у процессора оказывается два интерфейса: интерфейс памяти (пока что DDR SDRAM) и НТ в качестве системной шины. В распространенных чипсе­тах (от VIA, SiS) к интерфейсу НТ подключается только северный хаб, обеспе­чивающий лишь интерфейс подключения графического адаптера — AGP или PCI-E. Южный хаб соединяется с северным собственным интерфейсом, так что использования НТ как универсальной транспортной структуры для множества компонентов пока не наблюдается.В следующих главах мы подробнее расскажем об основных составных элементах, которые находятся на материнской плате.2. Шины Как уже отмечалось, совокупность линий (проводников на системной плате), по которым обмениваются информацией компоненты и устройства PC (рис. 2.1), называются шиной (Bus).Шина предназначена для обмена информацией между двумя и более устройствами. Рис. 2.1. Схематическое представление шины Обычно шина имеет места для подключения внешних устройств, которые в результате сами становятся частью шины и могут обмениваться информацией со всеми другими подключенными к ней устройствами.^ Различают параллельные и последовательные шины.Рассмотрим параллельные шины.Линии параллельной шины делятся на три группы в зависимости от типа передаваемых данных:Линии данных (шина данных)Линии адреса (шина адреса)Линии управления (шина управления) Наличие трех групп линий является отличительным признаком шины от других систем соединения.Различают много разновидностей шин и их работу обеспечивает соответствующий контроллер.^ Назначение линий шины. Шина имеет собственную архитектуру, позволяющую реализовать важнейшие ее свойства — возможность параллельного подключения практически неограниченного числа внешних устройств и обеспечение обмена информацией между ними. Архитектура любой шины включает следующие компоненты:Линии для обмена данными (шины данных)Линии для адресации данных (шины адреса)Линии для управления данными (шины управления)Контроллер шины Контроллер шины осуществляет управление процессом обмена данными и служебными сигналами и обычно выполняется в виде отдельной микросхемы либо интегрируется в микросхемы Chipset. ^ Шина данных. По этой шине происходит обмен данными между CPU, памятью и периферийными устройствами. Особую роль при этом играет так называемый режим DMA (Direct Memory Access). Управление обменом данными в этом режиме осуществляется соответствующим контроллером, минуя CPU. DMA-контроллер, реализованный ранее на отдельной микросхеме, в настоящее время интегрируется в одну из микросхем Chipset. Чем выше разрядность шины, тем больше данных может быть передано за определенный промежуток времени и выше производительность PC. Компьютеры с процессором 80286 имели 16-разрядную шину данных, с CPU 80386 и 80486 — 32-разрядную, а компьютеры с CPU семейства Pentium имеют уже 64-разрядную шину данных.^ Шина адреса. Процесс обмена данными возможен лишь в том случае, когда известен отправитель и получатель этих данных. Каждый компонент PC, каждый регистр ввода/вывода и ячейка RAM имеют свой адрес и входят в общее адресное пространство PC. Для адресации к какому-либо устройству PC и служит шина адреса, по которой передается уникальный идентификационный код (адрес).Для ускорения обмена данными используется устройство промежуточного хранения данных — RAM, при этом решающую роль играет объем данных, которые могут временно храниться в ней. Объем зависит от разрядности адресной шины (числа линий) и, тем самым, от максимально возможного количества адресов, генерируемых процессором на адресной шине, иными словами, от количества ячеек RAM, которым может быть присвоен адрес. Очевидно, что количество ячеек RAM не должно превышать 2n, где n — разрядность адресной шины. В противном случае часть ячеек не будет использоваться, поскольку процессор не сможет адресоваться к ним. В двоичной системе счисления выражение для определения максимально адресуемого объема памяти выглядит следующим образом:Объем адресуемой памяти = 2n n — число линий шины адреса.Процессор 8088, например, имел 20 адресных линий и мог, таким образом, адресовать память объемом 1 Мбайт (220 – 1048576 байт = 1024Кбайт). В PC с процессором 80286 разрядность адресной шины была увеличена до 24 бит, а современные процессоры Pentium имеют уже 36-разрядную шину адреса, с помощью которой можно адресовать 64 Гбайт физической памяти.^ Шина управления. Для успешной передачи данных недостаточно установить их на шине данных и задать адрес на шине адреса. Для того чтобы данные были записаны (считаны) в регистры устройств, подключенных к шине, адреса которых указаны на шине адреса, необходим ряд служебных сигналов: записи/считывания, готовности к приему/передаче данных, подтверждения приема данных, аппаратного прерывания, управления и инициализации контроллера DMA и др. Все эти сигналы передаются по шине управления.^ Основные характеристики шины.Разрядность шины. Важнейшей характеристикой шины является разрядность шины (иногда говорят ширина шины), которая определяется количеством данных, параллельно “проходящих” через нее. Примечание. Здесь и далее под разрядностью шины понимается разрядность шины данных.Первая шина ISA для IBM PC была 8-разрядной, т.е. по ней можно было одновременно передавать лишь 8 бит. Шина ISA — 16-разрядная, а шины ввода/вывода VLB и PCI — 32-разрядные. Системные шины современных PC на базе процессоров последнего поколения — 64-разрядные.^ Пропускная способность шины. Второй характеристикой шины является пропускная способность, которая определяется количеством бит информации, передаваемых по шине за секунду. Для определения пропускной способности шины необходимо умножить тактовую частоту шины на ее разрядность. Например, для 16-разрядной шины ISA пропускная способность определяется так: (16 бит х 8,33 МГц) : 8 = (133,28 Мбит/с) : 8 = 16,66 Мбайт/с. Отметим, что при расчете пропускной способности, например шины AGP, следует учитывать режим ее работы: благодаря увеличению в 2 раза тактовой частоты видеопроцессора и изменению протокола передачи данных удалось повысить пропускную способность шины в 2 (режим 2х) или в 4 (режим 4х) раза, что эквивалентно увеличению тактовой частоты шины в соответствующее количество раз (до 133 и 266 МГц соответственно). В табл. 2.1 представлены характеристики некоторых шин.Таблица 2.1 Характеристики шин Шина Разрядность, бит Тактовая частота, МГц Пропускная способность, Мбайт/с ISA 8-разрядная 08 8,33 0008,33 ISA 16-разрядная 16 8,33 0016,6 EISA 32 8,33 0033,3 VLB 32 33 0132,3 PCI 32 33 0132,3 PCI 2.1 64-разрядная 64 66 0528,3 AGP (1x) 32 66 0262,6 AGP (2x) 32 66×2 0528,3 AGP (4x) 32 66×4 1056,6 AGP (8x) 32 266×8 ~2Гбайт/с Интерфейс.Внешние устройства к шинам подключаются посредством интерфейса. Под интерфейсом (Interface- Сопряжение) периферийного устройства PC понимают устройство, которое обеспечивает организацию обмена информацией между периферийным устройством и шинной к которой подключен. Интерфейс включает в себе электрические и временные параметры, набор управляющих сигналов, протокол обмена данными и конструктивные особенности подключения. При этом обмен данными между компонентами PC возможен только в случае совместимости их интерфейсов.Принцип IBM-совместимости подразумевает стандартизацию интерфейсов отдельных компонентов PC, что, в свою очередь, определяет гибкость системы в целом, т.е. возможность по мере необходимости изменять конфигурацию системы и подключать периферийные различные устройства. В случае несовместимости интерфейсов (например, интерфейс системной шины и интерфейс винчестера) используются контроллеры. Кроме того, гибкость и унификация системы достигается за счет введения стандартных промежуточных интерфейсов, таких как интерфейсы последовательной и параллельной передачи данных, являющиеся необходимыми для работы наиболее важных периферийных устройств ввода и вывода.^ 3 Паралельные шины Паралельные шины необходимы для обеспечения высоких скоростей обмена данными, с которыми последовательные шины пока не могут конкурировать. К ним относятся системные шинны, шинны PCI, AGP, ATA, SCSI и др.^ 3.1. Шина ISA Шина ISA долгие годы являлась стандартом в области PC (Industry Standart Ahitecture, ISA — Промышленная стандартная архитектура) и считается самой “старой” в семействе шин. ^ 8-разрядные шины Родоначальником в семействе шин ISA была 8-разрядная шина (8 Bit ISA Bus), которая использовалась в компьютерах класса XT. Как известно, пропускная способность шины определяет производительность всей системы. Очевидно, что при этой разрядности и тактовой частоте 4,77 МГц пропускная способность шины очень низкая. ^ 16-разрядная шина Если вы посмотрите на слот 16-разрядной шины, обозначаемой иногда AT BUS, то увидите, что он состоит из двух частей, одна из которых в точности соответствует слоту 8-разрядной шины ISA, а на контакты второй выведены линии для дополнительных адресов ввода/вывода, прерываний и каналов DMA.Основная проблема шины ISA была в том, что при оптимальной тактовой частоте процессоров 80386 и 80486 она не могла передавать данные по шине с той же скоростью, с какой их обрабатывает CPU. Поэтому процессор в ожидании данных вынужден простаивать (цикл ожидания). Это и явилось причиной появления шин других стандартов.^ 3.2. Шина MCA Снижение производительности системы из-за низкой тактовой частоты шины привело к появлению так называемой шины микроканал (MicroChannel). Эта шина была разработана фирмой IBM в 1987 г. и установлена в компьютерах IBM класса PS/2. Отличительной чертой этой шины явилась повышенная пропускная способность (до 20 Мбайт/с) за счет увеличения тактовой частоты до 10 МГц и разрядности до 32 бит. Шина МСА являлась “интеллектуальной” — не было необходимости вручную конфигурировать внешние устройства, установленные в слоты расширения МСА.Однако архитектура MicroChannel не нашла широкого распространения. Причины здесь очевидны. Повышение производительности шины достигалось за счет полной несовместимости с шиной ISA: при переходе к использованию шины МСА нужно было заменить не только материнскую плату, но и карты расширения.^ 3.3 Шина EISA Необходимость повышения производительности системы наряду с обеспечением совместимости ее компонентов привела к дальнейшему развитию шины ISA.Под руководством ведущих изготовителей аппаратного обеспечения (Epson, Hewlett-Packard, NEC, Compaq и Wyse) появилась расширенная (Extended) версия шины ISA — EISA. Хотелось бы отметить следующие достоинства шины EISA. Слот EISA полностью совместим со слотом ISA. Это достигается благодаря “двухэтажной” конструкции слота. На “первом этаже” расположены контакты, соответствующие контактам слота ISA, а на “втором этаже” находятся контакты EISA. Поэтому в слоты шины EISA можно устанавливать карты ISA, в связи с чем при переходе на новую шину нет необходимости менять сразу все карты расширения. Шина EISA является 32-разрядной, т.е. все 32 линии данных CPU выведены на слот, что делает возможным использование соответствующих карт (сетевых, графических, жесткого диска), которые больше не тормозятся шиной ISA. Хотя шина работает с частотой 8,33 МГц, повышение ее разрядности до 32 бит дает максимальную скорость передачи данных 33 Мбайт/с. Как и МСА, шина EISA — интеллектуальная, т.е. конфигурация карт расширения происходит не аппаратно, с помощью DIP-переключателей и джамперов, а программно.Так как расположение контактов слота ISA полностью совместимо с располо­жением контактов слота EISA, получается, что “первый этаж” разъема остался без изменения. Для предотвращения электрического контакта разъема карт ISA с контактами “второго этажа” слота EISA установлена заглушка (рис. 3.3). Карты EISA в данном месте имеют прорезь. Шина EISA не получила широкого распространения по причине высокой стоимости и отсутствия в достаточном количестве карт расширения EISA. Кроме того, ее пропускная способность была ниже пропускной способности появившейся в 1992 г. локальной шины VESA.Рис. 3.3 – Конструкция контакта слота EISA3.4 Шина VESA Для связи CPU с быстрыми периферийными устройствами были разработа­ны локальные шины VESA, PCI и др.Локальная шина VESA, или VLB (VESA Local Bus), разработана Ассоциацией стандартов видеоэлектроники (Video Electronics Standart Assotiation), VESA, основанной в начале 80-х годов. Необходимость создания VLB была вызвана тем, что передача видеоданных по шине ISA происходит слишком медленно. Локальная шина VESA представляет собой не новое устройство на материн­ской плате, а, скорее, расширение шины ISA для обмена видеоданными.Обмен информацией с CPU осуществляется под управлением контроллером, расположенных на картах, устанавливаемых в слот VLB, напрямую в обход стандартной шины ввода/вывода. Шина VLB являлась 32-разрядной и работала на тактовой частоте процессора. ^ 3.5 Системные шины Системная шина предназначена для обмена информацией между CPU и другими устройствами, входящими в систему.Шины GTL+ и EV6. Системная шина GTL+ (Р6) является каналом взаимодействия CPU и Chipset, была разработана корпорацией Intel для процессоров шестого поколения. Разрядность шины — 64 бита, а тактовая частота — 66, 100 и 133 МГц. Пропускная способность шины составляет 528, 800 и 1,06 Мбайт/с соответственно. На шине GTL+ “висят” CPU, модули оперативной памяти, шина PCI и AGP (при их наличии в системе). Шина EV6 разработана компанией Digital Equipment для CPU Alpha 21264. В мире PC она используется корпорацией AMD для систем с CPU K-7. Ниже перечислены основные ее отличия от шины GTL+. Передача информации осуществляется на обоих фронтах сигнала, что позволяет вдвое увеличить пропускную способность шины. Спецификация шины позволяет повысить ее тактовую частоту до 377 МГц.^ Современная шина AGTL+ использует тактовую частоту 200, 266 МГц. 3.6 Шина PCI PCI (Peripheral Component Interconnect) local bus – шина соединения периферийных компонентов. Шина разрабатывалась в расчете на Pentium. Первая версия РСI 1.0 появилась в 1992 году. В РСI 2.0 (1993 г.) введена спецификация коннекторов и карт расширения. В версии 2.1 (1995 г.) введена частота 66 МГц. В настоящее время действует спецификация PCI 2.2 (декабрь 1998 г.), которая уточняет и разъяс­няет некоторые положения предшествующей версии 2.1. Данное описание осно­вано на тексте стандарта «PCI Local Bus Specification. Revision 2.2» от 18.12.1998, опубликованном организацией PCI SIG (Special Interest Group). Шина PCI соединяется с системной шиной процессора высокопроизводительным мостом («северным»), входящим в состав чипсета. Остальные шины расширения подключаются к шине PCI через «южный» мост. Шина является синхронной — фиксация всех сигналов выполняется по положительному перепаду (фронту) сигнала CLK. Номинальной частотой синхронизации считается 33 МГц. Начиная с версии 2.1, допускается повышение частоты до 66 МГц при согласии всех устройств на шине. Номинальная разрядность шины данных — 32 бита, спецификация определяет и расширение разрядности до 64 бит. При частоте шины 33 МГц теоретическая пропускная способность достигает 132 Мбайт/с для 32-битной шины и 264 Мбайт/с для 64-битной; при частоте синхронизации 66 МГц — 264 и 528 Мбайт/с соответственно. Однако эти пиковые значения достигаются лишь во время передачи пакета, а из-за протокольных накладных расходов реальная средняя суммарная (для всех задатчиков) пропускная способность шины будет ниже.Понятия каналов DMA для шины PCI нет, но агент шины может сам выступать в роли задатчика, поддерживая высокопроизводительный обмен с памятью (и не только), не занимая ресурсов центрального процессора. Таким образом, к примеру, может быть реализован обмен в режиме DMA с устройствами IDE, подключенными к контролеру PCI IDE. Устройством PCI называется микросхема или карта расширения, использую­щая для идентификации выделенную ей линию IDSEL. Устройство может быть многофункциональным, то есть состоять из множества так называемых функций. Каждой функции отводится конфигурационное пространство в 256 байт (Стандарт PCI определяет для каждого слота конфигурационное простран­ство размером до 256 регистров (8-битных), не приписанных ни к пространству памяти, ни к пространству ввода-вывода). Доступ к ним осуществляется по спе­циальным циклам шины Configuration Read и Configuration Write. Номер функции (function number), к которой производится обра­щение в конфигурационных транзакциях, передается по линиям AD[10:8] (млад­шие линии требуются для адресации регистров внутри конфигурационного про­странства). Таким образом, устройство может содержать до 8 функций. Простые (однофункциональные) устройства, в зависимости от реализации, могут отзы­ваться либо на любой номер функции (игнорировать значение AD[10:8] в конфи­гурационном цикле), либо только на номер функции 0. Многофункциональные устройства должны отзываться только на конфигурационные циклы с номерами функций, для которых имеется конфигурационное пространство. При этом фун­кция с номером 0 должна быть обязательно, номера остальных функций назна­чаются произвольно. На одной шине PCI может присутствовать несколько устройств, каждое из которых имеет свой номер устройства (device number). И, наконец, в системе может присутствовать несколько шин PCI, каждая из которых имеет свой номер шины (PCI bus number). Шины нумеруются последовательно; шина, подключен­ная к главному мосту, имеет нулевой номер.^ Протокол шины PCIВ каждой транзакции (обмене по шине) участвуют два устройства — инициатор обмена (Initiator или Master, инициирующее устройство, ИУ) и целевое устройство (Target или Slave, ЦУ).Шина PCI все транзакции трактует как пакетные: каждая транзакция начинается фазой адреса, за которой может следовать одна или несколько фаз данных. В каждый момент времени шиной может управлять только один мастер, по­лучивший на это право от арбитра. Каждый мастер имеет пару сигналов — REQ# (Request — запрос от PCI-мастeра на захват шины) для запроса на управление шиной и GNT# (Grant — предоставление мастеру управления шиной) для подтверждения предоставления управления шиной. Устройство может начинать транзакцию (устанавливать сиг­нал FRAME# (FRAME#­ – Кадр)) только при активном полученном сигнале GNT#. Введением сигнала отмечается начало транзакции (фаза адреса), снятие сигнала указывает на то, что последующий цикл передачи данных является последним в транзакции. Снятие сигнала GNT# не позволяет устройству начать следующую транзакцию, а при определен­ных условиях (см. ниже) заставляет прекратить начатую транзакцию. Арбитра­жем запросов на использование шины занимается специальный узел, входящий в чипсет системной платы. Схема приоритетов (фиксированный, циклический, комбинированный) определяется программированием арбитра.Для адреса и данных используются общие мультиплексированные линии АD. Четыре мультиплексированные линии С/ВЕ[3:0] используются для кодирования команд в фазе адреса и разрешения байт в фазе данных. В начале транзакции ИУ активизирует сигнал FRAME#, по шине AD передает целевой адрес, а по линиям С/ВЕ# — информацию о типе транзакции (команде). Адресованное ЦУ отзывается сигналом DEVSEL#, после чего ИУ может указать на свою готовность к обмену данными сигналом IRDY#. Когда к обмену данными будет готово и ЦУ, оно установит сигнал TRDY#. Данные по шине AD могут передаваться только при одновременном наличии сигналов IRDY# и TRDY#. С помощью этих сигналов ИУ и ЦУ согласуют свои скорости, вводя такты ожидания. На рис. 3.6 приведена временная диаграмма обмена, в которой и ИУ, и ЦУ вводят такты ожидания. Если бы они оба ввели сигналы готовности в конце фазы адреса и не снимали их до конца обмена, то в каждом такте после фазы адреса передавались бы по 32 бита данных, что обеспечило бы выход на предельную производительность обмена.^ Рис. 3.6. Цикл обмена на шине PCI Каждая транзакция на шине должна быть завершена планово или прекраще­на, при этом шина должна перейти в состояние покоя (сигналы FRAME# и IRDY# пассивны). Завершение транзакции выполняется либо по инициативе мастера, либо по инициативе ЦУ.Количество фаз (циклов) данных в пакете заранее не определено, но перед последним циклом ИУ при введенном сигнале IRDY# снимает сигнал FRAME#. После последней фазы данных ИУ снимает сигнал IRDY#, и шина переходит в состояние покоя (PCIIdle) — оба сигнала FRAME# и IRDY# на­ходятся в пассивном состоянии. Работа шины контролируется несколькими таймерами, не позволяющими попу­сту расходовать такты шины и обеспечивающими планирование распределения полосы пропускания. Каждое ЦУ должно достаточно быстро отвечать на адресованную ему тран­закцию. ^ Задержка первой фазы данных не должна превышать 16 тактов шины. Кроме того, ЦУ имеет инкрементный механизм слежения за длительностью цик­лов (Incremental Latency Mechanism), который не позволяет интервалу между соседними фазами данных в пакете (target subsequent latency) превышать 8 так­тов шины. Инициатор тоже не должен задерживать поток — не задерживать фазы дан­ных. Каждый мастер, способный сформировать пакет с более чем двумя фазами данных, должен иметь собственный программируемый таймер задержки (Latency Timer), регулирующий поведение мастера, когда у него отбирают право управле­ния шиной. В зависимости от исполняемой команды и состояния сигналов мас­тер должен либо сократить транзакцию, либо продолжать ее до запланированно­го завершения. При конфигурировании устройства-мастеры сообщают свои потребности, ука­зывая максимально допустимую задержку предоставления доступа к шине (Max_Lat) и минимальное время, на которое им должно предоставляться управление ши­ной (Min_GNT). Эти потребности определяются присущим устройству темпом пе­редачи данных и его организацией. В каждой команде шины указывается адрес данных, передаваемых в первой фазе данных пакета. Адрес для каждой последующей фазы данных пакета увеличива­ется на 4 (следующее двойное слово). Байты шины AD, несущие действительную информацию, выбираются сигналами С/ВЕ[3:0]# в фазах данных.Команды шины PCI определяются значениями бит С/ВЕ# в фазе адреса.^ Команда