–PAGE_BREAK–1.1. Типы триггеров
1.1.1. RS-триггеры
RS-триггер, или SR-триггер – триггер, который сохраняет своё предыдущее состояние при нулевых входах и меняет своё выходное состояние при подаче на один из его входов единицы. Граф RS-триггера показан на (рис. 6).
Рис. 6.Граф переходов асинхронного RS-триггера
При подаче единицы на вход S (от англ. Set – установить) выходное состояние становится равным логической единице. А при подаче единицы на вход R (от англ. Reset – сбросить) выходное состояние становится равным логическому нулю. Состояние, при котором на оба входа R и S одновременно поданы логические единицы, в некоторых случаях является запрещённым, при такой комбинации RS-триггер переходит в третье состояние QQ=00. Одновременное снятие двух «1» практически невозможно. При снятии одной из «1» RS-триггер переходит в состояние, определяемое оставшейся «1». Таким образом RS-триггер имеет три состояния, из которых два устойчивых (при снятии сигналов управления RS-триггер остаётся в установленном состоянии) и одно неустойчивое (при снятии сигналов управления RS-триггер не остаётся в установленном состоянии, а переходит в одно из двух устойчивых состояний).
RS-триггер используется для создания сигнала с положительным и отрицательным фронтами, отдельно управляемыми посредством стробов, разнесённых во времени. Также RS-триггеры часто используются для исключения так называемого явления дребезга контактов.
RS-триггеры иногда называют RS-фиксаторами.
JK-триггеры
JK-триггер работает так же как RS-триггер, с одним лишь исключением: при подаче логической единицы на оба входа J и K состояние выхода триггера изменяется на противоположное. Вход J (от англ. Jump – прыжок) аналогичен входу S у RS-триггера. Вход K (от англ. Kill – убить) аналогичен входу R у RS-триггера. При подаче единицы на вход J и нуля на вход K выходное состояние триггера становится равным логической единице. А при подаче единицы на вход K и нуля на вход J выходное состояние триггера становится равным логическому нулю. JK-триггер в отличие от RS-триггера не имеет запрещённых состояний на основных входах, однако это никак не помогает при нарушении правил разработки логических схем. На практике применяются только синхронные JK-триггеры, то есть состояния основных входов J и K учитываются только в момент тактирования, например по положительному фронту импульса на входе синхронизации.
На базе JK-триггера возможно построить D-триггер или Т-триггер. Как можно видеть в таблице истинности JK-триггера, он переходит в инверсное состояние каждый раз при одновременной подаче на входы J и K логической 1. Это свойство позволяет создать на базе JK-триггера Т-триггер, объединив входы J и К.
Табл. 1.Таблица истинности JK-триггера
Алгоритм функционирования JK-триггера можно представить формулой:
. (фор.1)
2. Полусумматоры
Полусумматор — логическая схема имеющая два входа и два выхода (двухразрядный сумматор, бинарный сумматор). Полусумматор используется для построения двоичных сумматоров. Полусумматор позволяет вычислять сумму A+B, где A и B — это разряды двоичного числа, при этом результатом будут два бита S,C, где S — это бит суммы по модулю, а C — бит переноса. Однако, как можно заметить, для построения схемы двоичного сумматора (трёхразрядный сумматор, тринарный сумматор) необходимо иметь элемент, который суммирует три бита A, B и C, где C — бит переноса из предыдущего разряда, таким элементом является полный двоичный сумматор, который как правило состоит из двух полусумматоров и логического элемента 2ИЛИ (рис. 7).
Рис. 7.Двоичный полусумматор
3. Сумматоры
Рис. 8.Сумматор
Сумматор – логический операционный узел, выполняющий арифметическое сложение кодов двух чисел. При арифметическом сложении выполняются и другие дополнительные операции: учет знаков чисел, выравнивание порядков слагаемых и тому подобное. Указанные операции выполняются в арифметическо-логических устройствах (АЛУ) или процессорных элементах, ядром которых являются сумматоры.
Допустим, требуется сложить двоичные числа 1001 и 0011. Сначала складываем младшие разряды (последние цифры): 1+1=10. Т.е. в младшем разряде будет 0, а единица – это перенос в старший разряд. Далее: 0 + 1 + 1(от переноса) = 10, т.е. в данном разряде снова запишется 0, а единица уйдет в старший разряд. На третьем шаге: 0 + 0 + 1(от переноса) = 1. В итоге сумма равна 1100.
Сумматоры классифицируют по различным признакам.
В зависимости от системы счисления различают:
· двоичные;
· двоично-десятичные (в общем случае двоично-кодированные;
· десятичные;
· прочие (например, амплитудные).
По количеству одновременно обрабатываемых разрядов складываемых чисел:
· одноразрядные;
· многоразрядные.
По числу входов и выходов одноразрядных двоичных сумматоров:
· четвертьсумматоры (элементы «сумма по модулю 2»; элементы «исключающее ИЛИ»), характеризующиеся наличием двух входов, на которые подаются два одноразрядных числа, и одним выходом, на котором реализуется их арифметическая сумма;
· полусумматоры, характеризующиеся наличием двух входов, на которые подаются одноименные разряды двух чисел, и двух выходов: на одном реализуется арифметическая сумма в данном разряде, а на другом перенос в следующий (более старший разряд);
· полные одноразрядные двоичные сумматоры, характеризующиеся наличием трех входов, на которые подаются одноименные разряды двух складываемых чисел и перенос из предыдущего (более младшего) разряда, и двумя выходами: на одном реализуется арифметическая сумма в данном разряде, а на другом перенос в следующий (более старший разряд).
По способу представления и обработки складываемых чисел многоразрядные сумматоры подразделяются на:
· последовательные, в которых обработка чисел ведется поочередно, разряд за разрядом на одном и том же оборудовании;
· параллельные, в которых слагаемые складываются одновременно по всем разрядам, и для каждого разряда имеется свое оборудование.
Параллельный сумматор в простейшем случае представляет собой n одноразрядных сумматоров, последовательно (от младших разрядов к старшим) соединенных цепями переноса. Однако такая схема сумматора характеризуется сравнительно невысоким быстродействием, так как формирование сигналов суммы и переноса в каждом i-ом разряде производится лишь после того, как поступит сигнал переноса с (i-1)-го разряда. Таким образом, быстродействие сумматора определяется временем распространения сигнала по цепи переноса. Уменьшение этого времени основная задача при построении параллельных сумматоров.
Для уменьшения времени распространения сигнала переноса применяют: конструктивные решения, когда используют в цепи переноса наиболее быстродействующие элементы; тщательно выполняют монтаж без длинных проводников и паразитных емкостных составляющих нагрузки и (наиболее часто) структурные методы ускорения прохождения сигнала переноса.
По способу организации межразрядных переносов параллельные сумматоры, реализующие структурные методы, делят на сумматоры:
· с последовательным переносом;
· с параллельным переносом;
· с групповой структурой;
· со специальной организацией цепей переноса.
По способу выполнения операции сложения и возможности сохранения результата сложения можно выделить три основных вида сумматоров:
· комбинационный, выполняющий микрооперацию «S = A плюс B», в котором результат выдается по мере его образования (это комбинационная схема в общепринятом смысле слова);
· сумматор с сохранением результата «S = A плюс B»;
· накапливающий, выполняющий микрооперацию «S = S плюс B».
Последние две структуры строятся либо на счетных триггерах (сейчас практически не используются), либо по структуре «комбинационный сумматор регистр хранения» (сейчас наиболее употребляемая схема).
Важнейшими параметрами сумматоров являются:
· разрядность;
· статические параметры: Uвх, Uвх, Iвх и так далее, то есть обычные параметры интегральных схем;
· динамические параметры. Сумматоры характеризуются четырьмя задержками распространения;
· от подачи входного переноса до установления всех выходов суммы при постоянном уровне на всех входах слагаемых;
· от одновременной подачи всех слагаемых до установления всех выходов суммы при постоянном уровне на входе переноса;
· от подачи входного переноса до установления выходного переноса при постоянном уровне на входах слагаемых;
· от подачи всех слагаемых до установления выходного переноса при постоянном уровне на входах слагаемых.
продолжение
–PAGE_BREAK–